(19)国家知识产权局(12)实用新型专利(10)授权公告号(45)授权公告日(21)申请号2.8(22)申请日2021.12.24(30)优先权数据2020.12.24IT17/559,8592021.12.22US(73)专利权人意法半导体股份有限公司地址意大利阿格拉布里安扎(72)发明人P·菲奥伦扎F·罗卡福尔特E·扎内蒂M·G·萨吉奥(74)专利代理机构北京市金杜律师事务所11256专利代理师张昊(51)Int.Cl.H01L29/78(2006.01)H01L29/06(2006.01)H01L21/336(2006.01)(ESM)同样的发明创造已同日申请发明专利(54)实用新型名称MOSFET晶体管器件(57)摘要本公开涉及MOSFET晶体管器件。例如，一种MOSFET晶体管器件，包括具有第一导电类型的碳化硅的功能层。栅极结构形成在功能层的顶表面上，并且每个栅极结构均包括介电区域和电极区域。在功能层内形成具有第二导电类型的本体阱，并且本体阱通过表面分离区域彼此分离。具有第一导电类型的源极区域形成在本体阱内，横向地且部分地位于相应的栅极结构下方。在相应的栅极结构下方，具体是在相应的介电区域下方，改性掺杂区域被居中地布置到表面分离区域，并且具有第一导电类型，与功能层的浓度相比，其净掺杂浓度降低。权利要求书1页说明书7页附图5页CN217768387U2022.11.08CN217768387U1.一种MOSFET晶体管器件，其特征在于，包括：碳化硅的功能层，具有第一导电类型；栅极结构，形成在所述功能层的顶表面上，每个所述栅极结构均包括介电区域和电极区域；本体阱，具有第二导电类型，形成在所述功能层内，所述本体阱通过所述功能层的表面分离区域彼此分离；源极区域，具有所述第一导电类型，所述源极区域形成在所述本体阱内，横向地且部分地位于相应的栅极结构下方；以及改性掺杂区域(40)，位于相应的栅极结构下方，居中地布置到所述功能层的所述表面分离区域，所述改性掺杂区域具有所述第一导电类型，与所述功能层的浓度相比，净掺杂浓度降低。2.根据权利要求1所述的器件，其特征在于，在所述相应的栅极结构的所述介电区域下方，所述改性掺杂区域被布置在相对于所述表面分离区域的中心处。3.根据权利要求1所述的器件，其特征在于，所述改性掺杂区域横向于所述相应的表面分离区域的整个宽度延伸，终止于所述本体阱处。4.根据权利要求1所述的器件，其特征在于，所述改性掺杂区域在横向于所述顶表面的垂直方向上的厚度小于所述本体阱的厚度。5.根据权利要求4所述的器件，其特征在于，所述改性掺杂区域的厚度在所述本体阱的厚度的10％到50％之间。6.根据权利要求1所述的器件，其特征在于，所述表面分离区域是所述MOSFET晶体管器件的JFET区域。权利要求书1/1页2CN217768387U2MOSFET晶体管器件技术领域[0001]本公开涉及一种MOSFET晶体管器件。背景技术[0002]已知电子半导体器件，具体是例如用于电子功率应用的MOSFET晶体管(金属氧化物半导体场效应晶体管)，其从碳化硅衬底开始制造。[0003]由于碳化硅良好的化学物理性能，上述器件被证明是有利的。例如，一般来说，碳化硅比通常用于电子设备的硅具有更宽的带隙。因此，即使具有相对较小的厚度，碳化硅也具有比硅更高的击穿电压，由此可有利地用于高压、大功率和高温应用。[0004]具体地，由于其晶体质量和大规模可用性，具有六方多晶型的碳化硅(4H‑SiC)可用于电子电源应用。[0005]然而，碳化硅半导体器件的制造受到一些问题的影响。[0006]例如，碳化硅的结晶质量问题可代表获得高产量的障碍，这通常可证明产量低于从硅开始制造的类似器件，从而导致生产成本的增加。[0007]具体地，已经示出，可靠性问题与氧化硅(SiO2)和碳化硅(4H‑SiC)之间的界面处产生的高电场有关。[0008]图1示出了表示为1的用于功率应用的垂直型MOSFET器件(具体是N沟道VDMOS(垂直双扩散金属氧化物半导体)器件)的基础或基本结构(所谓的单元)的一部分，包括：这里未示出的半导体材料衬底(具体是碳化硅4H‑SiC)，其被重掺杂(例如，具有N+型掺杂，具有高掺杂浓度，例如高于1018atoms/cm3)；以及外延层(称为漂移层)2，也由碳化硅制成，具有与衬底相同的导电类型，并且覆盖在衬底上，具有较低的掺杂浓度(N‑)。衬底用作MOSFET器件1的漏极，并且外延层2构成其限定顶表面2a的表面延伸。[0009]MOSFET器件1的每个单元均包括：本体阱4，具有与外延层2相反的导电性(在该示例中为P型)；以及源极区域5，在顶表面2a处布置在本体阱4内，具有与衬底2相同的导电类型和高掺杂浓度(N+)。[0010]外延层2的表面部分通常被称为JFET区域，其布置在顶表面2a处并夹置在相邻的本体阱4之间。[0011]器件1还包括栅极结构6，栅极结构6由栅极介电区域7和栅电极8构成，栅极介电区域7例如为氧化硅，其形成在JFET区域上并且与本体阱4和源极区域5部分重叠，栅电极8设置在栅极介电区域7上。[0012]介电材料区域9(例如，场氧化物)覆盖在栅电极8上；通过该介电材料区域9限定的电接触区域11被设计为接触源极区域5的表面部分。[0013]源极金属化层12被布置为与前述电接触区域11接触；此外，以未示出的方式，漏极金属化层从背面接触衬底，并且栅极金属化层(设置在通过介电材料区域9提供的接触开口内)接触栅电极8。[0014]MOSFET器件1的每个单元的沟道被形成在对应本体阱4的直接设置在栅电极8下方说明书1/7页3CN217768387U3的部分中，并且在一侧由源极区域5和本体阱4之间的结来界定，以及在另一侧由同一本体阱4和JFET区域之间的结来界定。[0015]栅电极8被电容性地耦合到沟道以调制其导电类型；具体地，向栅电极8施加适当电压允许引起沟道反转，并由此通过沟道和漂移层为源极区域5(器件的第一电流传导区域)和衬底(器件的第二电流传导区域)之间的电子创建传导路径。[0016]影响碳化硅MOSFET器件的一个问题与由于可能的晶体缺陷而导致的电场增加有关，其中电场倾向于在绝缘材料中增加，具体是JFET区域的中部的栅极介电区域7中增加， 尤其在反向偏置配置的情况下。 [0017] 图2示出了上述限定区域中的介电材料内的电场趋势，其用E来表示。JFET区域的 中心区的电场增加明显，甚至可能出现导致介质击穿的水平，由此危及MOSFET器件的可靠 性。 [0018] 用于克服上述问题的已知解决方案设想通过以下一种或多种方法来降低碳化硅 和栅极介电区域之间的界面处的电场：增加外延层(漂移层)的厚度；减小外延层的掺杂；以 及减小相邻本体阱之间的距离，并由此减小JFET区域的宽度。 [0019] 然而，上述解决方案并不完全令人满意，因为它们通常遭遇MOSFET器件的导通电 阻的意外增加，并且对制造工艺的成本和效率具有不可忽略的影响。 实用新型内容 [0020] 本公开提供了解决或至少部分地解决或克服上述一个或多个问题的各种实施例。 [0021] 在至少一个实施例中，提供了一种MOSFET晶体管器件，包括：碳化硅的功能层，具 有第一导电类型；栅极结构，形成在所述功能层的顶表面上，每个所述栅极结构均包括介电 区域和电极区域；本体阱，具有第二导电类型，形成在所述功能层内，所述本体阱通过所述 功能层的表面分离区域彼此分离；源极区域，具有所述第一导电类型，所述源极区域形成在 所述本体阱内，横向地且部分地位于相应的栅极结构下方；以及改性掺杂区域，位于相应的 栅极结构下方，居中地布置到所述功能层的所述表面分离区域，所述改性掺杂区域具有所 述第一导电类型，与所述功能层的浓度相比，净掺杂浓度降低。 [0022] 在某些实施例中，所述改性掺杂区域的净掺杂浓度在所述功能层的掺杂浓度的 5％到50％之间。 [0023] 在某些实施例中，所述改性掺杂区域的净掺杂浓度等于所述功能层的掺杂浓度的 20％。 [0024] 在某些实施例中，在所述相应的栅极结构的所述介电区域下方，所述改性掺杂区 域被布置在相对于所述表面分离区域的中心处。 [0025] 在某些实施例中，所述改性掺杂区域横向于所述相应的表面分离区域的整个宽度 延伸，终止于所述本体阱处。 [0026] 在某些实施例中，横向于所述顶表面，所述改性掺杂区域在垂直方向上的厚度小 于所述本体阱的厚度。 [0027] 在某些实施例中，所述改性掺杂区域的厚度在所述本体阱的厚度的10％到50％之 间。 [0028] 在某些实施例中，所述表面分离区域是所述MOSFET晶体管器件的JFET区域。 说明书 2/7 页 4 CN 217768387 U 4 附图说明 [0029] 为了更好地理解本公开，现在仅通过非限制性示例并参考附图描述其优选实施 例，其中： [0030] 图1是已知类型的MOSFET器件的一部分的截面图； [0031] 图2示出了图1的MOSFET器件的JFET区域中的电场趋势； [0032] 图3是根据本方案的一个实施例的MOSFET器件的截面图； [0033] 图4示出了与已知类型的MOSFET器件中的电场趋势相比的图3的MOSFET器件的 JFET区域中的电场趋势； [0034] 图5A‑图5B是根据第一实施例的制造工艺的连续步骤中的MOSFET器件的截面图； 以及 [0035] 图6A‑图6C是根据不同实施例的制造工艺的连续步骤中的MOSFET器件的截面图。 具体实施方式 [0036] 如将在下文中详细描述的，本实用新型解决方案的一个方面设想通过在MOSFET器 件(尤其是4H‑SiC多型碳化硅功率MOSFET晶体管)的JFET区域中引入改性掺杂区域来降低 栅极介电区域中的电场，特别是在反向偏置条件下。改性掺杂区域是净掺杂浓度与提供 JFET区的外延层的浓度相比降低的区域。 [0037] 图3示出了MOSFET器件20，尤其是用于大功率应用的N沟道垂直晶体管。 [0038] MOSFET器件20被设置在半导体材料(具体是碳化硅，更具体是4H‑SiC多型)的管芯 中，并且包括：衬底(或结构层)22，其被重掺杂(N + 型掺杂)；以及功能层24，布置在衬底22上 并具有与衬底22相同的导电类型和较低的浓度(例如，N ‑ 型掺杂)。例如，具有顶表面24a的 功能层24使用外延技术在衬底22上生长，并与衬底22一起提供MOSFET器件20的漏极(即，同 一器件的第一电流传导区域)；具体地，该功能层24限定MOSFET器件20的所谓漂移层。适当 导电材料的漏极接触件(此处未示出)被耦合在衬底22下方(即，沿垂直方向z在与功能层24 相对的一侧)。 [0039] MOSFET器件20的多个功能单位或单元被形成在功能层24的有源区内；例如，这些 单元可在纵向y(在与图3的截面的横向x和前述垂直方向z正交的方向上，对应于MOSFET器 件20的厚度)上具有大体呈条状的延伸。 [0040] 每个功能单元均包括：本体阱26，具有与功能层24相反的导电性(在该示例中为P ‑ 型)；以及源极区域27，在顶表面24a处布置在本体阱26内，具有与衬底22相同的导电类型 (以及高浓度，在该示例中为N + 型掺杂)，并且限定同一器件的第二电流传导区域。在该示例 中，每个本体阱26和源极区域27被MOSFET器件20的两个连续功能单元共享。 [0041] 此外，漏极区域28具有与本体阱26相同的导电类型和高掺杂(在该示例中为P + 类 型)，其在功能层24的顶表面24a处布置在一个或多个相同的本体阱26内。 [0042] 单元间或JFET区域29对应于功能层24布置在两个相邻的本体阱26之间的部分。 [0043] 每个功能单元还包括栅极结构30，栅极结构30布置在顶表面24a上，与JFET区域29 重叠并且部分地与本体阱26和源极区域27重叠，具体是布置在本体阱26的沟道区域的顶部 上(该沟道区域在一侧由源极区域27和本体阱26之间的结界定，并且在另一侧由本体阱26 和JFET区域29之间的结界定)。在该示例中，栅极结构30被MOSFET器件20的两个相邻单元共